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FPGA/ASIC
netlist-paths
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项目作者:
jameshanlon
项目描述 :
A library and command-line tool for querying a Verilog netlist.
高级语言:
C++
项目主页:
https://jameshanlon.github.io/netlist-paths
项目地址:
git://github.com/jameshanlon/netlist-paths.git
创建时间:
2018-06-11T08:31:15Z
项目社区:
https://github.com/jameshanlon/netlist-paths
开源协议:
Apache License 2.0
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