项目描述 ：
This Project consist of a first level synthesizer. It will take a Hardware-Description written in Verilog standard (or ****.v) file and convert it into gate level netlist.

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项目主页：

项目地址: git://github.com/Sudeep-Dhurua/verilog-to-gate-level-synthesis.git

创建时间： 2021-04-11T15:29:47Z
项目社区：https://github.com/Sudeep-Dhurua/verilog-to-gate-level-synthesis
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