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项目作者： zhangzek

项目描述 ：
Clock Domain Crossing Design（use MCP formulation without feedback）基于MCP不带反馈的跨时钟域设计
高级语言： Verilog
项目地址: git://github.com/zhangzek/Clock-Domain-Crossing-Design.git
创建时间： 2020-01-02T13:55:05Z
项目社区：https://github.com/zhangzek/Clock-Domain-Crossing-Design
开源协议：
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