项目描述 ：
First Step in UVM

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/yanivnana/uvm_first_step.git

创建时间： 2020-07-11T09:17:55Z
项目社区：https://github.com/yanivnana/uvm_first_step
开源协议：
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