FPGA/ASIC friscv 返回
项目作者： dpretet

项目描述 ：
RISCV CPU implementation in SystemVerilog
高级语言： SystemVerilog
项目地址: git://github.com/dpretet/friscv.git
创建时间： 2021-02-13T07:54:18Z
项目社区：https://github.com/dpretet/friscv
开源协议：MIT License
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