项目描述 ：
Basic UART TX/RX module for FPGA

高级语言： Verilog

项目主页：

项目地址: git://github.com/matt-alencar/fpga-uart-tx-rx.git

创建时间： 2018-10-18T04:39:40Z
项目社区：https://github.com/matt-alencar/fpga-uart-tx-rx
开源协议：MIT License
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