项目描述 ：
Verilog module for I2C Master, up to 16 bit sub addr, 7bit slave address, and multiple byte read/write capable

高级语言： Verilog

项目主页：

项目地址: git://github.com/chance189/I2C_Master.git

创建时间： 2020-04-11T23:00:51Z
项目社区：https://github.com/chance189/I2C_Master
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