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FPGA/ASIC
sby-examples
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项目作者：
jakemcdermott
项目描述 ：
System Verilog Test Automation
高级语言：
SystemVerilog
项目主页：
项目地址:
git://github.com/jakemcdermott/sby-examples.git
创建时间：
2018-11-24T22:33:38Z
项目社区：
https://github.com/jakemcdermott/sby-examples
开源协议：
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