项目描述 ：
A full-speed device-side USB peripheral core written in Verilog.

高级语言： Verilog

项目主页：

项目地址: git://github.com/avakar/usbcorev.git

创建时间： 2013-05-10T17:56:09Z
项目社区：https://github.com/avakar/usbcorev
开源协议：Other
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