项目描述 ：
A three-valued logic equivalence checking approach for combinational circuit equivalence check

高级语言： Verilog

项目主页：

项目地址: git://github.com/Flians/XCEC.git

创建时间： 2020-03-14T08:43:16Z
项目社区：https://github.com/Flians/XCEC
开源协议：
下载