FPGA/ASIC uvmgen 返回
项目作者： edcote

项目描述 ：
UVM verification component and testbench generator tool
高级语言： SystemVerilog
项目地址: git://github.com/edcote/uvmgen.git
创建时间： 2018-09-22T00:37:44Z
项目社区：https://github.com/edcote/uvmgen
开源协议：Apache License 2.0
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