FPGA/ASIC basic_uvmc_oct 返回
项目作者： nelsoncsc

项目描述 ：
A simple UVM testbench using UVM Connect and Octave
高级语言： SystemVerilog
项目地址: git://github.com/nelsoncsc/basic_uvmc_oct.git
创建时间： 2016-11-24T13:11:54Z
项目社区：https://github.com/nelsoncsc/basic_uvmc_oct
开源协议：MIT License
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