项目描述 ：
AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication

高级语言： SystemVerilog

项目主页：

项目地址: git://github.com/pulp-platform/axi.git

创建时间： 2018-04-12T09:47:20Z
项目社区：https://github.com/pulp-platform/axi
开源协议：Other
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