项目描述 ：
A collection of digital circuits using Verilog.

高级语言： Verilog

项目主页：

项目地址: git://github.com/InvincibleJuggernaut/Synthesis.git

创建时间： 2020-12-22T11:08:22Z
项目社区：https://github.com/InvincibleJuggernaut/Synthesis
开源协议：
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